岗位描述（节选）
1. 负责数字芯片核心模块的 RTL 设计、优化与交付，确保功能、时序及低功耗要求达标。
2. 根据架构方案完成微架构拆分、接口规格设计，处理跨时钟域、复杂数据通路等关键技术点。
3. 参与 DV、PD、DFT 协同流程，配合完成设计收敛、静态时序分析（STA）与功能验证问题定位。
4. 配合架构团队进行性能建模，支持 Pre-silicon 调试，参与部分 Post-silicon 问题排查。
5. 关注前沿设计方法和 EDA 工具链优化，持续提升设计质量与稳定性。
【任职要求】
1. 5 年以上数字 IC 设计经验，有大型 SoC / CPU / DSP / NPU 等核心模块交付经验者优先。
2. 熟练掌握 Verilog/SystemVerilog、微架构设计、跨时钟域处理、低功耗设计、时序优化等关键技能。
3. 熟悉 STA、Lint、CDC 等质检流程，具备定位并解决复杂功能……
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