岗位描述（节选）
【工作职责】
1、承担项目中SOC中端流程建设与执行，包含RTL to Netlist的实现流程与相关质量检查流程。
2、支援Synthesis / DFT (MBIST SCAN) / LEC / CLP / STA / Timing ECO /Power ECO 相关流程的自主平台开发。
3、参与项目DFT / Clock / SDC / UPF 等架构规划及设计；
4、解决中端基于block level和fullchip level的前/后端流程交付问题
【任职要求】
1、通信、电子、计算机等相关专业硕士及以上学历，3年以上行业相关工作经验；
2、熟练掌握Verilog语言
3，具备Tcl / Perl / python等相关脚本开发经验优先；
4、熟练掌握SOC前端流程，熟悉Synopsys / Cadence 主要EDA tool相关使用方法和flow；
5、具备子系统集成，……
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